퓨리오사AI [신입/경력] Hardware Engineer (석사/박사)

한 줄 요약

퓨리오사AI [신입/경력] Hardware Engineer (석사/박사) — 퓨리오사AI · Seoul, South Korea. 현재 상태: 진행·예정.

정보 갱신일 2026-10-21

조건·일정 확인

기관·대학

퓨리오사AI

지역·근무지

Seoul, South Korea

학력

석사 이상

담당 업무

• Architecture Engineer - NPU의 핵심 아키텍처와 연산 구조를 정의하고 성능을 검증합니다. 최신 LLM 연산 패턴 분석을 통한 NPU Core 설계 성능 모델 및 사이클 레벨 시뮬레이터 개발을 통한 면적·성능·정확도 트레이드오프 분석 컴파일러 팀과 긴밀히 협업하여 HW/SW 통합 실행 모델 설계 권장 배경: 컴퓨터 아키텍처, 성능 모델링 및 시뮬레이터 구현, 딥러닝 모델 구조 분석
• 최신 LLM 연산 패턴 분석을 통한 NPU Core 설계
• 성능 모델 및 사이클 레벨 시뮬레이터 개발을 통한 면적·성능·정확도 트레이드오프 분석
• 컴파일러 팀과 긴밀히 협업하여 HW/SW 통합 실행 모델 설계
• 권장 배경: 컴퓨터 아키텍처, 성능 모델링 및 시뮬레이터 구현, 딥러닝 모델 구조 분석
• SoC Design Engineer - NPU를 포함한 Chip전체 SoC, NoC의 설계를 담당합니다. PE, CPU, 메모리 컨트롤러 통합 및 온칩 네트워크(NoC), AXI 인터커넥트 설계 전력/클록 도메인 분배, 대규모 SRAM 전략 수립 및 메모리 컴파일러 적용 DFT/MBIST, RAS(신뢰성·가용성·정비성) 및 결함 허용(Fault handling) 아키텍처 구현 권장 배경: RTL 설계(Verilog/SystemVerilog, Chisel), NoC 및 버스 프로토콜
• PE, CPU, 메모리 컨트롤러 통합 및 온칩 네트워크(NoC), AXI 인터커넥트 설계
• 전력/클록 도메인 분배, 대규모 SRAM 전략 수립 및 메모리 컴파일러 적용
• DFT/MBIST, RAS(신뢰성·가용성·정비성) 및 결함 허용(Fault handling) 아키텍처 구현
• 권장 배경: RTL 설계(Verilog/SystemVerilog, Chisel), NoC 및 버스 프로토콜
• Interface Design Engineer - 칩과 외부 시스템을 연결하는 초고속 데이터 통신 경로 및 인터페이스를 설계합니다. D2D(Die-to-Die), PCIe 및 자체 Scale-up 이더넷 인터커넥트 개발 HBM4 Memory Controller 통합 및 최적화 SI/PI 분석 및 Rack Scale 구조 설계, 시스템 신뢰성(BER/FIT) 확보 권장 배경: 고속 시리얼 인터페이스, 네트워크/통신 프로토콜, 신호처리, 오류 정정 및 신뢰성 분석
• D2D(Die-to-Die), PCIe 및 자체 Scale-up 이더넷 인터커넥트 개발

지원 자격

• 전자공학, 컴퓨터공학 또는 관련 전공 석사/박사 학위 소지자
• Verilog/SystemVerilog 기반 RTL 설계 또는 검증 경험 (연구·프로젝트 포함)
• Python, TCL, Shell 등 스크립트 언어 사용 경험

우대 사항

• 칩 설계, Tape-out 또는 FPGA 구현 경험
• Accelerator, Processor, Memory hierarchy 관련 연구 경험
• AMBA, CDC, UVM, PCIe/UCIe/HBM 등 High-Speed Interface에 대한 이해
• C++ 기반 Simulator 구현 또는 PPA modeling 경험
• Chisel, RISC-V 경험
• talent@furiosa.ai

공식 출처와 다음 단계

원천 정보 갱신: 2026. 10. 21. PM 5:06

본문에 없는 자격·금액·일정은 임의로 보완하지 않습니다. 원문과 담당 기관에서 확인하세요.

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