[AnalogAI](경력5년) Top Integration Circuit Design Engineer

한 줄 요약

[AnalogAI](경력5년) Top Integration Circuit Design Engineer — AnalogAI · 판교 · 경력 5년 이상 · 정규직. 현재 상태: 진행·예정.

정보 갱신일 2026-10-21

핵심 정보

직접 수행 — 핵심 업무

조건·일정 확인

기관·대학

AnalogAI

지역·근무지

판교

고용 형태

정규직

경력

경력 5년 이상

학력

석사 이상

담당 업무

• 직접 수행 — 핵심 업무
• Top-Level RTL 통합: 디지털/아날로그 IP 블록 통합, 버스 구조(AXI, AHB 등) 연결 및 정합성 검토, 아날로그 블록 Wrapper 작성
• 클럭 및 리셋 아키텍처 설계: Clock Domain 정의, CDC 처리, Reset 시퀀싱, Clock Gating 구조 설계
• 파워 도메인 관리: 멀티 파워 도메인 정의 및 UPF 작성, Level Shifter/Isolation Cell 배치, Power Sequencing 정의
• STA 및 타이밍 클로저: 전체 칩 Setup/Hold Slack 분석·수정, OCV/MMMC 분석, 타이밍 클로저 수행
• GLS 및 Sign-off: Gate-level 시뮬레이션 기능 검증, 테이프아웃 체크리스트 관리 및 최종 데이터 제출
• 협업 및 조율
• Synthesis & P&R: SDC 제약 조건 제공 및 합성 결과 검토, 플로어플랜 및 P&R 결과 피드백 (실행은 외부 파트너)
• DFT (Scan Chain, MBIST): 테스트 요구사항 정의 및 외부 파트너 결과 검토 — 직접 구현 불필요
• Physical Verification: LVS/DRC 결과 검토 및 외부 파트너 지원

지원 자격

• 5년 이상 디지털 SoC/ASIC Top Integration 경력
• 실제 ASIC 테이프아웃(28nm 이하 포함) 경험
• 아날로그/혼성신호 블록이 포함된 SoC 통합 경험
• Verilog/SystemVerilog를 활용한 RTL 설계 및 Top-level 통합 경험
• SDC 기반 타이밍 제약 조건 작성 및 STA 수행 경험
• 합성(Synthesis) 및 배치배선(Place & Route) 수행 경험
• UPF 기반 멀티 파워 도메인 설계 이해 및 적용 경험
• CDC(Clock Domain Crossing) 분석 및 처리 경험
• Synopsys, Cadence EDA 툴 숙련자
• 합성: Synopsys Design Compiler / Fusion Compiler 또는 Cadence Genus
• 배치배선: Cadence Innovus 또는 Synopsys IC Compiler
• STA: Synopsys PrimeTime 또는 Cadence Tempus

우대 사항

• 10년 이상 디지털 SoC/ASIC Top Integration 경력
• Hard macro (memory compiler output, 3rd-party analog IP wrapper 등) top-level 통합 경험
• 저전력 설계(Clock Gating, Power Gating, DVFS) 경험
• AXI/AHB/APB 등 온칩 버스 프로토콜 설계 경험
• AI/ML 반도체 또는 메모리 인터페이스 SoC 개발 경험
• DFT 기본 구조 이해 (스캔 체인, MBIST, ATPG) — 직접 구현보다 요구사항 정의 및 외부 파트너 리뷰 역할
• Formal Verification (Spyglass, JasperGold 등) 또는 RTL linting 경험
• 디지털 설계 또는 관련 분야 석사/박사학위

공식 출처와 다음 단계

원천 정보 갱신: 2026. 10. 21. PM 5:06

본문에 없는 자격·금액·일정은 임의로 보완하지 않습니다. 원문과 담당 기관에서 확인하세요.

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